1 Terabyte/s de ancho de banda
Este próximo miércoles Rambus, dará a conocer sus planes sobre la nueva arquitectura de bus de memoria, la cual esta pensada para procesadores multinucleo, optimizando cada thread por separado. Los datos duros, permitirían transferencias memoria-procesador de 1TB/s, por una transferencia de datos de 16Gb/s de 16 canales DRAM, a 4 bytes de datos por cada ciclo de reloj.
Con esto tendriamos un rendimiento cercano al 32x, ejemplificado en el siguiente esquema de 2×16:
Publicidad
El fenicio detrás de esta maravilla seria el chip Flexlink, basado en la tecnología Phase-Locked Loop. Se espera que tenga presencia en el mercado, a principios del 2011.
Fuente: TG Daily
